東北地域研究シーズデータベース

非同期式VLSI設計についての研究

非同期式回路 大域非同期局所同期 NoC(Network-on-Chip) 高信頼VLSI設計
ロジック システム（ハード・ソフト） 素材・材料・ウェハ加工 設計・開発

研究シーズの特徴・独自性

　VLSI設計において、クロック信号分配にかかる電力の増加、環境変動によるクロックスキューの増大、高周波数化に限界に達しているなどの問題が出ている同期式回路に代わり、クロック信号を用いず、要求-応答ハンドシェイクに基づいて必要な箇所が必要な時にのみ動作する非同期式回路を利用したVLSI設計に関する研究を行っています。非同期式回路は、製造ばらつきや動作時の電圧・温度等の環境変動を想定した遅延モデルに基づいて設計され、仮定した変動内での動作が保証された回路を実現することができます。そのため、供給電圧が低くなることが想定される環境や、温度変化が激しいなどの過酷な環境でも動作する計算機システムを実現することができます。また、VLSI回路内において、複数コア間の通信をバス接続ではなく、ルータを介したパケット転送で実現するネットワークオンチップ（NoC）構成において、局所（コア）を同期式回路、大域（ネットワーク）を非同期式回路として実現するGALS-NoCに関する研究も行っています。全て非同期化する必要はなく、既存の設計資産を有効活用することができます。

産学連携の可能性

　多数の設計プロセス（Rohm、Silterra、TSMCなど）を利用したVLSIチップの試作経験があり、実チップ試作を通して、設計の一部に非同期式回路を取り入れることの妥当性や有効性／無効性を確認することができます。
　また、設計・製造時にその他、システムの構成要素に故障が生じてもシステム全体としては正しく動作するディペンダブルコンピュータシステム（高信頼計算機システム）の実現に関する研究も行っています。
Image
Image